siliconcompiler 0.32.1__py3-none-any.whl → 0.32.3__py3-none-any.whl

siliconcompiler/tools/yosys/sc_syn.tcl

@@ -1,87 +0,0 @@
-###############################
-# Reading SC Schema
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-
-source ./sc_manifest.tcl
-
-yosys echo on
-
-###############################
-# Schema Adapter
-###############################
-
-set sc_tool yosys
-set sc_step [sc_cfg_get arg step]
-set sc_index [sc_cfg_get arg index]
-set sc_flow [sc_cfg_get option flow]
-set sc_task [sc_cfg_get flowgraph $sc_flow $sc_step $sc_index task]
-set sc_refdir [sc_cfg_tool_task_get refdir]
-
-####################
-# DESIGNER's CHOICE
-####################
-
-set sc_design [sc_top]
-set sc_flow [sc_cfg_get option flow]
-set sc_optmode [sc_cfg_get option optmode]
-set sc_pdk [sc_cfg_get option pdk]
-
-########################################################
-# Helper function
-########################################################
-
-source "$sc_refdir/procs.tcl"
-
-########################################################
-# Design Inputs
-########################################################
-
-# TODO: the original OpenFPGA synth script used read_verilog with -nolatches. Is
-# that a flag we might want here?
-
-set input_verilog "inputs/$sc_design.v"
-if { [file exists $input_verilog] } {
-    if { [lindex [sc_cfg_tool_task_get var use_slang] 0] == "true" && [sc_load_plugin slang] } {
-        # This needs some reordering of loaded to ensure blackboxes are handled
-        # before this
-        set slang_params []
-        if { [sc_cfg_exists option param] } {
-            dict for {key value} [sc_cfg_get option param] {
-                if { ![string is integer $value] } {
-                    set value [concat \"$value\"]
-                }
-
-                lappend slang_params -G "${key}=${value}"
-            }
-        }
-        yosys read_slang \
-            -D SYNTHESIS \
-            --keep-hierarchy \
-            --top $sc_design \
-            {*}$slang_params \
-            $input_verilog
-    } else {
-        # Use -noblackbox to correctly interpret empty modules as empty,
-        # actual black boxes are read in later
-        # https://github.com/YosysHQ/yosys/issues/1468
-        yosys read_verilog -noblackbox -sv $input_verilog
-
-        ########################################################
-        # Override top level parameters
-        ########################################################
-
-        sc_apply_params
-    }
-}
-
-########################################################
-# Synthesis based on mode
-########################################################
-
-source "$sc_refdir/${sc_task}.tcl"
-
-########################################################
-# Write Netlist
-########################################################
-yosys write_verilog -noexpr -nohex -nodec "outputs/${sc_design}.vg"
-yosys write_json "outputs/${sc_design}.netlist.json"

siliconcompiler/toolscripts/ubuntu20/install-yosys-slang.sh

@@ -1,22 +0,0 @@
-#!/bin/bash
-
-set -e
-
-# Get directory of script
-src_path=$(cd -- "$(dirname "$0")" >/dev/null 2>&1 ; pwd -P)/..
-
-mkdir -p deps
-cd deps
-
-python3 -m venv .yosys-slang --clear
-. .yosys-slang/bin/activate
-python3 -m pip install cmake
-
-git clone $(python3 ${src_path}/_tools.py --tool yosys-slang --field git-url) yosys-slang
-cd yosys-slang
-git checkout $(python3 ${src_path}/_tools.py --tool yosys-slang --field git-commit)
-git submodule update --init --recursive
-
-make -j$(nproc)
-sudo PATH="$PATH" make install
-cd -