pq_crypto 0.3.2 → 0.5.0

data/ext/pqcrypto/vendor/mldsa-native/mldsa/src/fips202/native/armv81m/src/keccak_f1600_x4_mve.S

@@ -0,0 +1,638 @@
+/*
+ * Copyright (c) The mlkem-native project authors
+ * Copyright (c) The mldsa-native project authors
+ * Copyright (c) 2025 Arm Limited
+ * SPDX-License-Identifier: Apache-2.0 OR ISC OR MIT
+ */
+
+/*yaml
+  Name: keccak_f1600_x4_mve_asm
+  Description: Armv8.1-M MVE implementation of 4-way parallel Keccak-f[1600] permutation using bit-interleaved state
+  Signature: void mld_keccak_f1600_x4_mve_asm(void *state, void *tmpstate, const uint32_t *rc)
+  ABI:
+    r0:
+      type: buffer
+      size_bytes: 800
+      permissions: read/write
+      c_parameter: void *state
+      description: Four bit-interleaved Keccak states (low halves followed by high halves)
+    r1:
+      type: buffer
+      size_bytes: 800
+      permissions: read/write
+      c_parameter: void *tmpstate
+      description: Temporary storage for intermediate state
+    r2:
+      type: buffer
+      size_bytes: 192
+      permissions: read
+      c_parameter: const uint32_t *rc
+      description: Keccak round constants in bit-interleaved form (24 pairs of 32-bit words)
+  Stack:
+    bytes: 236
+    description: register preservation (44) + SIMD registers (64) + temporary storage (128)
+*/
+
+#include "../../../../common.h"
+#if defined(MLD_FIPS202_ARMV81M_NEED_X4) && \
+    !defined(MLD_CONFIG_MULTILEVEL_NO_SHARED)
+
+/*
+ * WARNING: This file is auto-derived from the mldsa-native source file
+ *   dev/fips202/armv81m/src/keccak_f1600_x4_mve.S using scripts/simpasm. Do not modify it directly.
+ */
+
+.thumb
+.syntax unified
+
+.text
+.balign 4
+.global MLD_ASM_NAMESPACE(keccak_f1600_x4_mve_asm)
+MLD_ASM_FN_SYMBOL(keccak_f1600_x4_mve_asm)
+
+        push.w	{r3, r4, r5, r6, r7, r8, r9, r10, r11, r12, lr}
+        vpush	{d8, d9, d10, d11, d12, d13, d14, d15}
+        sub	sp, #0x80
+        mov	r6, r2
+        mov.w	lr, #0x18
+        mov	r2, r0
+        mov	r4, r1
+        add.w	r3, r2, #0x190
+        vldrw.u32	q0, [r3]
+        vldrw.u32	q1, [r2]
+        vldrw.u32	q2, [r2, #32]
+        wls	lr, lr, keccak_f1600_x4_mve_asm_roundend @ imm = #0x8c0
+
+keccak_f1600_x4_mve_asm_roundstart:
+        vldrw.u32	q6, [r2, #112]
+        veor	q7, q6, q2
+        vldrw.u32	q2, [r2, #80]
+        veor	q1, q2, q1
+        add.w	r5, r2, #0x190
+        vldrw.u32	q5, [r5, #80]
+        veor	q4, q5, q0
+        vldrw.u32	q0, [r2, #192]
+        veor	q3, q7, q0
+        vldrw.u32	q0, [r2, #160]
+        veor	q1, q1, q0
+        vldrw.u32	q0, [r5, #160]
+        veor	q0, q4, q0
+        vldrw.u32	q6, [r2, #272]
+        veor	q2, q3, q6
+        vldrw.u32	q7, [r2, #240]
+        veor	q5, q1, q7
+        vldrw.u32	q4, [r5, #240]
+        veor	q4, q0, q4
+        vldrw.u32	q6, [r2, #352]
+        veor	q3, q2, q6
+        vldrw.u32	q0, [r2, #320]
+        veor	q2, q5, q0
+        vldrw.u32	q1, [r5, #320]
+        veor	q5, q4, q1
+        vldrw.u32	q4, [r5, #32]
+        veor	q0, q3, q5
+        vldrw.u32	q1, [r5, #16]
+        veor	q6, q1, q0
+        vstrw.32	q5, [sp]
+        vshr.u32	q7, q6, #0x1f
+        add.w	r10, r4, #0x190
+        vsli.32	q7, q6, #0x1
+        vldrw.u32	q6, [r5, #112]
+        veor	q6, q4, q6
+        vldrw.u32	q4, [r5, #192]
+        veor	q4, q6, q4
+        vldrw.u32	q6, [r5, #272]
+        veor	q4, q4, q6
+        vldrw.u32	q6, [r5, #352]
+        veor	q5, q4, q6
+        vstrw.32	q7, [r4, #160]
+        vshr.u32	q4, q5, #0x1f
+        vsli.32	q4, q5, #0x1
+        vldrw.u32	q6, [r2, #16]
+        veor	q7, q4, q2
+        veor	q1, q6, q7
+        vldrw.u32	q6, [r5, #96]
+        veor	q6, q6, q0
+        vstrw.32	q1, [r10, #160]
+        vshr.u32	q1, q6, #0xa
+        vsli.32	q1, q6, #0x16
+        vldrw.u32	q6, [r2, #96]
+        veor	q4, q6, q7
+        vstrw.32	q1, [r10, #16]
+        vshr.u32	q6, q4, #0xa
+        vsli.32	q6, q4, #0x16
+        vldrw.u32	q1, [r5, #336]
+        veor	q4, q1, q0
+        vldrw.u32	q1, [r2, #176]
+        veor	q1, q1, q7
+        vstrw.32	q6, [r4, #16]
+        vshr.u32	q6, q1, #0x1b
+        vsli.32	q6, q1, #0x5
+        vldrw.u32	q1, [r2, #256]
+        veor	q1, q1, q7
+        vstrw.32	q6, [r4, #272]
+        vshr.u32	q6, q1, #0xa
+        vsli.32	q6, q1, #0x16
+        vldrw.u32	q1, [r2, #336]
+        veor	q1, q1, q7
+        vstrw.32	q6, [r10, #128]
+        vshr.u32	q6, q1, #0x1f
+        vsli.32	q6, q1, #0x1
+        vldrw.u32	q7, [r5, #176]
+        veor	q7, q7, q0
+        vstrw.32	q6, [r4, #384]
+        vshr.u32	q1, q7, #0x1b
+        vsli.32	q1, q7, #0x5
+        vldrw.u32	q6, [r5, #256]
+        veor	q0, q6, q0
+        vstrw.32	q1, [r10, #272]
+        vshr.u32	q1, q4, #0x1f
+        vldrw.u32	q7, [r5, #64]
+        vsli.32	q1, q4, #0x1
+        vldrw.u32	q4, [r5, #144]
+        vshr.u32	q6, q0, #0x9
+        vstrw.32	q1, [r10, #384]
+        vsli.32	q6, q0, #0x17
+        veor	q7, q7, q4
+        vldrw.u32	q1, [r5, #224]
+        veor	q4, q7, q1
+        vldrw.u32	q7, [r5, #304]
+        veor	q1, q4, q7
+        vldrw.u32	q0, [r5, #384]
+        veor	q7, q1, q0
+        vstrw.32	q6, [r4, #128]
+        vshr.u32	q1, q7, #0x1f
+        vsli.32	q1, q7, #0x1
+        vldrw.u32	q6, [r2, #144]
+        veor	q0, q1, q3
+        vldrw.u32	q3, [r2, #64]
+        veor	q1, q3, q6
+        vldrw.u32	q6, [r2, #224]
+        veor	q1, q1, q6
+        vldrw.u32	q3, [r2, #304]
+        veor	q6, q1, q3
+        vldrw.u32	q4, [r2, #384]
+        veor	q3, q6, q4
+        vldrw.u32	q4, [r2, #48]
+        veor	q5, q3, q5
+        vldrw.u32	q1, [r5, #48]
+        veor	q1, q1, q5
+        vshr.u32	q6, q1, #0x12
+        vsli.32	q6, q1, #0xe
+        vldrw.u32	q1, [r2, #128]
+        veor	q1, q1, q0
+        vstrw.32	q6, [r10, #80]
+        vshr.u32	q6, q1, #0x5
+        vsli.32	q6, q1, #0x1b
+        vldrw.u32	q1, [r5, #128]
+        veor	q1, q1, q5
+        vstrw.32	q6, [r10, #336]
+        vshr.u32	q6, q1, #0x4
+        vsli.32	q6, q1, #0x1c
+        veor	q1, q4, q0
+        vstrw.32	q6, [r4, #336]
+        vshr.u32	q4, q1, #0x12
+        vsli.32	q4, q1, #0xe
+        vldrw.u32	q6, [r2, #208]
+        veor	q6, q6, q0
+        vstrw.32	q4, [r4, #80]
+        vshr.u32	q1, q6, #0x14
+        vsli.32	q1, q6, #0xc
+        vldrw.u32	q4, [r2, #288]
+        veor	q4, q4, q0
+        vldrw.u32	q6, [r2, #368]
+        veor	q0, q6, q0
+        vshr.u32	q6, q0, #0x4
+        vstrw.32	q1, [r10, #192]
+        vsli.32	q6, q0, #0x1c
+        vshr.u32	q0, q4, #0x16
+        vldrw.u32	q1, [r5, #368]
+        vsli.32	q0, q4, #0xa
+        vstrw.32	q6, [r4, #304]
+        veor	q4, q1, q5
+        vstrw.32	q0, [r10, #48]
+        vshr.u32	q1, q4, #0x4
+        vsli.32	q1, q4, #0x1c
+        vldrw.u32	q6, [r5, #208]
+        veor	q6, q6, q5
+        vldrw.u32	q0, [r5, #288]
+        veor	q5, q0, q5
+        vstrw.32	q1, [r10, #304]
+        vshr.u32	q0, q6, #0x13
+        vsli.32	q0, q6, #0xd
+        vldrw.u32	q1, [r5, #96]
+        vshr.u32	q6, q5, #0x15
+        vldrw.u32	q4, [r5, #16]
+        vsli.32	q6, q5, #0xb
+        vldrw.u32	q5, [r5, #176]
+        veor	q1, q4, q1
+        vldrw.u32	q4, [r5, #256]
+        veor	q5, q1, q5
+        vldrw.u32	q1, [r5, #336]
+        veor	q5, q5, q4
+        vstrw.32	q0, [r4, #192]
+        veor	q0, q5, q1
+        vstrw.32	q6, [r4, #48]
+        vshr.u32	q5, q0, #0x1f
+        vsli.32	q5, q0, #0x1
+        vldrw.u32	q4, [r2, #16]
+        veor	q3, q5, q3
+        vldrw.u32	q6, [r2, #96]
+        veor	q4, q4, q6
+        vldrw.u32	q1, [r2, #176]
+        veor	q5, q4, q1
+        vldrw.u32	q6, [r2, #256]
+        veor	q6, q5, q6
+        vldrw.u32	q4, [r2, #336]
+        veor	q5, q6, q4
+        vldrw.u32	q1, [r5]
+        veor	q7, q5, q7
+        vldrw.u32	q4, [r2]
+        veor	q1, q1, q7
+        veor	q4, q4, q3
+        vshr.u32	q6, q1, #0x20
+        vsli.32	q6, q1, #0x0
+        vldrw.u32	q1, [r2, #80]
+        veor	q1, q1, q3
+        vstrw.32	q6, [r10]
+        vshr.u32	q6, q4, #0x20
+        vsli.32	q6, q4, #0x0
+        vldrw.u32	q4, [r5, #80]
+        veor	q4, q4, q7
+        vstrw.32	q6, [r4]
+        vshr.u32	q6, q1, #0xe
+        vsli.32	q6, q1, #0x12
+        vldrw.u32	q1, [r2, #160]
+        veor	q1, q1, q3
+        vstrw.32	q6, [r4, #256]
+        vshr.u32	q6, q4, #0xe
+        vsli.32	q6, q4, #0x12
+        vldrw.u32	q4, [r2, #240]
+        veor	q4, q4, q3
+        vstrw.32	q6, [r10, #256]
+        vshr.u32	q6, q1, #0x1f
+        vsli.32	q6, q1, #0x1
+        vldrw.u32	q1, [r2, #320]
+        veor	q1, q1, q3
+        vstrw.32	q6, [r10, #112]
+        vshr.u32	q6, q4, #0xc
+        vsli.32	q6, q4, #0x14
+        vldrw.u32	q3, [r5, #240]
+        veor	q3, q3, q7
+        vstrw.32	q6, [r10, #368]
+        vshr.u32	q4, q3, #0xb
+        vsli.32	q4, q3, #0x15
+        vldrw.u32	q3, [r5, #160]
+        veor	q6, q3, q7
+        vstrw.32	q4, [r4, #368]
+        vshr.u32	q3, q6, #0x1e
+        vsli.32	q3, q6, #0x2
+        vldrw.u32	q6, [r5, #320]
+        veor	q7, q6, q7
+        vldrw.u32	q4, [r2, #368]
+        vshr.u32	q6, q1, #0x17
+        vstrw.32	q3, [r4, #112]
+        vsli.32	q6, q1, #0x9
+        vshr.u32	q1, q7, #0x17
+        vldrw.u32	q3, [r2, #48]
+        vsli.32	q1, q7, #0x9
+        vldrw.u32	q7, [r2, #128]
+        veor	q3, q3, q7
+        vldrw.u32	q7, [r2, #208]
+        veor	q7, q3, q7
+        vldrw.u32	q3, [r2, #288]
+        veor	q3, q7, q3
+        vldrw.u32	q7, [r5, #128]
+        veor	q3, q3, q4
+        vldrw.u32	q4, [r5, #48]
+        veor	q0, q3, q0
+        veor	q4, q4, q7
+        vldrw.u32	q7, [r5, #208]
+        veor	q4, q4, q7
+        vldrw.u32	q7, [r5, #288]
+        veor	q4, q4, q7
+        vldrw.u32	q7, [r5, #368]
+        veor	q7, q4, q7
+        vstrw.32	q6, [r4, #224]
+        vshr.u32	q4, q7, #0x1f
+        vstrw.32	q1, [r10, #224]
+        vsli.32	q4, q7, #0x1
+        veor	q5, q4, q5
+        vldrw.u32	q6, [r2, #192]
+        veor	q1, q6, q5
+        vldrw.u32	q4, [r5, #112]
+        veor	q7, q2, q7
+        vldrw.u32	q6, [r5, #32]
+        vshr.u32	q2, q1, #0xb
+        vsli.32	q2, q1, #0x15
+        veor	q1, q6, q0
+        vstrw.32	q2, [r10, #32]
+        vshr.u32	q6, q1, #0x1
+        vsli.32	q6, q1, #0x1f
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